2026과학기술정보통신부
SDV를 위한 고유연성 기능안전 프로세서 IP 개발
Development of Highly Flexible Functional Safety Processor IP for SDV
ㅇ Safety-driven Configurable RISC-V CPU/AI 통합 프로세서 플랫폼 개발 ㅇ RISC-V 기반 CPU/VPU/NPU 협업 구조 및 통합 개발환경 구축 ㅇ SDV용 RISC-V/NPU 통합 SoC의 기능안전 확보를 위해 Test Coverage 95% 달성을 목표로 하는 저전력 BIST 회로, 저지연 오류정정부호 회로 및 Fault...
- 총 연구비
- 7.2억원 과제 1건 (수행기관 1곳)
- 연구 기간
- 4년 6개월수행 중 (D-1558)2026-07-01 – 2030-12-31
- 적용분야
- 주관기관
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연구 내용
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기대 효과
03
과제 분석
연도별 과제금액 · 건수
인력 비율
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